[an error occurred while processing this directive]
|
прошу сильно не пиннать, т.к. только начинаю разбираться с плисинами.
описал на верилоге счетчик:
module count
(
// {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE!
clk, clocks
// {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE!
);
// Port Declaration
// {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!
input clk;
output [7:0] clocks;
// {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!
reg [7:0] clocks;
always @(posedge clk)
clocks = clocks + 8'd1;
endmodule
при моделировании имеем:
после 1го клока - "1"
после второго - сначала "3", а потом "2"
после третьего клока - правильная "3"
затем снова сначала "5", а потом "4"
это так и должно быть или я чего-то неправильно сделал?
может кто почитать чего посоветует, чтобы не возникало подобных вопросов?
E-mail: info@telesys.ru