[an error occurred while processing this directive]
|
в этой структуре load заводится на R регистра reg
т.е. значение "1111000110000000" игнорируетсяif (rising_edge(clk)) then
if (load='1') then
reg <= "1111000110000000";--TO_STDLOGICVECTOR(x"F180");
else
операция с reg
end if;
end if;
а в этой структуре по load работает mux который грузит в D регистра
либо Q либо "1111000110000000"
if (rising_edge(clk)) then
if (load='1') then
reg <= TO_STDLOGICVECTOR(x"0000");
elsif (load='1') then
reg <= "1111000110000000";--TO_STDLOGICVECTOR(x"F180");
else
операция с reg
end if;
end if;
но мне не нужен ресет данного регистра а только загрузка. Причем асинхронная
загрузка работает (по RTL рисуется регистр R PAT, кстати что это? чтото типа Partitional reset? т.е.
анлизируется "1111000110000000" и выставляется либо R либо S каждого триггера?)Вобщем как заставить сгенерить синх загрузку установкой R и S в зависимости от зн. по сигналу load
без заводки Reset/Set?синт - Synplify
E-mail: info@telesys.ru