[an error occurred while processing this directive]
|
Отнеситесь к вопросу спокойно - пожалуйста
Если задаю такие конструкции на VHDL:
OUTA <= INX after 10 ns, '0' after 30 ns;
OUTT <= transport INX after 20 ns, '0' after 40 ns;
они реально потом синтезируются в схему со схемами задержки?
Т.е. написал и все, больше ничего для железяки указывать не надо?
E-mail: info@telesys.ru