Отправлено SM 09 августа 2004 г. 23:29 В ответ на: Все абсолютно наоборот (+) отправлено SM 09 августа 2004 г. 23:25

например к вашему модулю будет подключаться внешнее ОЗУ. При написании тест-бенча Вы хотите посмотреть, как будет модуль с ним работать. Описываете это ОЗУ как двумерный массив с нулевой времянкой, а по шине данных ставите задержечку на сколько там надо. И получается элементарная симуляция привешенной микрухи с взятой из ее даташита времянки.

• А для формирования задержки асинхронных сигналов нужно строить доп схемы с использованием более высокой опорной частоты? — victel   (09.08.2004 23:42, пустое)
  • Адназначна! — SM   (09.08.2004 23:47, пустое)
    • Охо-хо...опять чистое железо, неужели нет языковых средств формирования точных задержек? ясно,что тактовая в схемах разная , но все-таки привязаться то можно к входной частоте? — victel   (09.08.2004 23:53, 83 байт)
      • Ответ: (+) — SM   (10.08.2004 00:02, 388 байт)
        • Спасибо. CLKDLL - это у Xilinx библиотечный элемент clock delay locked loop. — victel   (10.08.2004 00:22, пустое)
          • Кстати задержка на N тактов вроде в мегафункциях есть... (+) — SM   (10.08.2004 00:25, 151 байт)
• Получается, что после синтеза у меня схема с реальными задержками цепей в ПЛИС, но не с теми которые я выставил? — victel   (09.08.2004 23:40, пустое)
  • Естественно (+) — SM   (09.08.2004 23:46, 693 байт)