[an error occurred while processing this directive]
|
эта возможность позволяет поставить примерные задержки до синтеза. Вы же можете (ну или со временем сможете) в уме прикидывать логику, что и во что выльется.
Но в результирующем синтезированном нетлисте после плейсмента и разводки задержки будут НЕ ВАШИ! Они будут определены синтезатором. На них влиять можно только констрейнами (например set_min_delay (synopsys)) и вставлением буферов (для альтеры LCELL). Причем оба этих пути для FPGA применять КРАЙНЕ НЕ РЕКОМЕНДУЕТСЯ. Да и при синтезе под заказные кристаллы это делать надо в самом-самом крайнем случае. Так как задержка получится все равно не очень предсказуемая и сильно гуляющая как от чипа к чипу, так и от температуры и VCC.
E-mail: info@telesys.ru