[an error occurred while processing this directive]
Как завести сигнал GCLKx (Spartan3) в проект на Верилоге ? Где-то был пример, не могу найти
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
MaximN
26 августа 2004 г. 14:10
Составить ответ
|||
Конференция
|||
Архив
Ответы
так (+)
—
-=Sergei=-
(26.08.2004 14:22, 2706 байт)
Что знасит завести? Буфер поставить?
—
andrew_b
(26.08.2004 14:20, 80 байт)
Напишите пример как ввести IBUFG в проект.
—
MaximN
(26.08.2004 14:39,
пустое
)
Ответ:
—
axalay
(01.09.2004 15:10, 1724 байт)
Очередной ленивец? Help + описание библиотеки..., Если не хочется такую мотню как выше описано
—
Пятничный хрен
(27.08.2004 14:54,
пустое
)
С верилогом я не дружу, могу только на VHDL.
—
andrew_b
(26.08.2004 14:58, 202 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru