Ответ: («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Ответ:

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено v 19 сентября 2004 г. 14:55
В ответ на: ламерский вопрос по verilog'у отправлено scotinka 19 сентября 2004 г. 02:40

module ver(clock, reset, out1m, out4k);

input clock, reset;
output out1m, out4k;
reg [11:0]c;

assign out4k = c[11];
assign out1m = !c[3];

always @ (posedge clock or posedge reset)
begin
if (reset) c <= 0;
else c <= c + 1;
end

endmodule

Отправка ответа