[an error occurred while processing this directive]
проект состоит из одного vhdl файла, сначала я его моделирую в Active-HDL добиваюсь нужных времянок, синтезирую его и переношу в квартус, повторно делаю моджелирование этого проекта, но времянки совсем другие
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))