Отправлено Yra 04 октября 2004 г. 18:19

То, что не стоит раздувать список чувствительности (только CLK,Reset) я уже понял. Может поделитесь некоторыми тонкостями?

• Ответ: — zlyh   (07.10.2004 19:51, 592 байт)
• Чивооооооооооо? (+) — Dr.Alex   (05.10.2004 11:30, 297 байт)
  • Взять хотя-бы исходники AVR-ядра. Там в списках чувствитерльности только CLK и Reset, хотя на этапе синтеза компилятор автоматически включает недостающие сигналы. — Yra   (05.10.2004 19:45, пустое)
    • Хе, а все регистры, что есть в АВРе чувствительны только к этим сигналам :) Так что тут все правильно! — SM   (05.10.2004 20:21, пустое)
      • Может к этому и нужно стремиться ? — Yra   (06.10.2004 21:20, пустое)
        • К чему к этому? Естессно желательный максимум (+) — SM   (07.10.2004 09:35, 146 байт)
• А для этого не надо знать тонкостей VHDL вообще (+) — SM   (04.10.2004 18:40, 222 байт)
  • А нельзя-ли в некоторых блоках (особенно на нижних уровнях иерархии) абстрагироваться от конкретной ПЛИС. Сделать порект как-бы многоплатформенным? Меня и интересуют такие приёмы. Например, сделать проект полностью синхронным — Yra   (04.10.2004 18:55, пустое)
    • Можно конечно. Даже нужно. Особенно в части синхронности. Но только тогда симуляцию поведенческую (+) — SM   (04.10.2004 19:12, 222 байт)
      • Ваше мнение о этом фрагменте кода — Yra   (04.10.2004 19:27, 348 байт)
        • Код как код, но (+) — SM   (04.10.2004 19:42, 494 байт)
          • Частоты отличаются как минимум, в десять раз.(+) — Yra   (04.10.2004 20:47, 183 байт)
            • Ответ: (+) — SM   (04.10.2004 21:01, 405 байт)
              • Спасибо за консультацию — Yra   (04.10.2004 21:16, пустое)