Отправлено SM 04 октября 2004 г. 19:42 В ответ на: Ваше мнение о этом фрагменте кода отправлено Yra 04 октября 2004 г. 19:27

если конечно оба клока имеют между собой синхронность и вероятность метастабильности не велика, либо эта вероятность не портит MTBF ниже допустимого уровня. Если же они асинхронные друг относительно друга, я бы сделал так (добавка дополнительного триггера-синхронизатора):

reg [1:0] clkdly;
always @(posedge FastClk)
begin
  clkdly[0] <= SlowClk;
  clkdly[1] <= clkdly[0];
  if (dline == 2'b01) 
     begin
       // instructions
     end
end

• Частоты отличаются как минимум, в десять раз.(+) — Yra   (04.10.2004 20:47, 183 байт)
  • Ответ: (+) — SM   (04.10.2004 21:01, 405 байт)
    • Спасибо за консультацию — Yra   (04.10.2004 21:16, пустое)