[an error occurred while processing this directive]
|
Я просмотрел пару десятков открытых проектов (Aldec, Xilinx, Altera).
Они отличаются от VHDL только синтаксисом. Того, что хотели добиться (reg - исключительно регистр, а wire - только связь) не выдерживается.
А что касается компактности и читабельности.
Напишите, для примера, мультиплексор 32х1 8-ми разрядных слов. Это 5 - 10 минут.
Проверим. Задача элементарная, но показательная.
E-mail: info@telesys.ru