[an error occurred while processing this directive]
|
1. Насчёт четырёх обявлений - так я же и сказал - РАНЬШЕ. То что начиная с 2001 года всё проще - я в курсе и всегда так и делаю.
2. inout: его нельзя сразу обьявить как reg, нужен другой сигнал, обьявленый как reg.
3. wire/reg: ещё больше хотите? ну.. я могу это понять, хотя это и отдаёт ассемблерщиной. Мне лично и так не трудно понять, что как будет синтезироваться. Однако смешно то, что wire-reg никак не служит этой вашей цели, так как reg это не обязательно регистр, о чём я уже сказал. В этом смысле reg - ПОЛНЫЙ аналог signala в VHDL, а wire что-то совершенно лишнее.
4. Для синтеза длиннющий список не актуален, достаточно один сигнал ввести. Для симуляции кажется ещё актуален, точно не знаю, какая-то байда в стандарте.
5. Мне вообще в чужое трудно врубаться, но это вопрос хорошего стиля. А хороший стиль - редкость.
E-mail: info@telesys.ru