Отправлено serj1 13 октября 2004 г. 17:10

Помогите разобраться !
Начинаю знакомиться с VHDL и для начала написал простенький текст,
где для одного entity написал несколько archichecture.
Далее создал опять же очень простенький testbench.
При этом получилось , что на диаграмме после симуляции я вижу только диаграмму последнего архитектурного тела.
Помогите разобраться !

• Если все архитектуры имеют одинаковые имена, то естественно, что видна последняя скомпилированная. (+) — andrew_b   (14.10.2004 08:30, 302 байт)
  • У меня все архитектуры тоже имеют разные имена - привожу пример — serj1   (14.10.2004 10:14, 465 байт)
• Ответ: если хочешь иметь несколько архитектур смотри в сторону конфигураций, каждому entity в каждый момент времени соответствует только одна архитектура — vitus_strom   (13.10.2004 17:21, пустое)
  • Ответ: а почему нельзя для одного entity отсимулировать несколько architecture ведь все выводы определены в этом entity? — serj1   (13.10.2004 17:25, пустое)