[an error occurred while processing this directive]
|
В VHDL тоже существует очередь событий,
последующий оператор не просто стирает предыдущий,
а есть алгоритм фильтрации событий, зависящий
от типа применяемой задержки.
В Verilog этого нет - как следствие - простая
концепция задержки, но необходимость применения
specparam для моделирования реального поведения.
А я люблю все языки :)
E-mail: info@telesys.ru