[an error occurred while processing this directive]
|
и почему не дружит - NC-Verilog, NC-VHDL - практически один пакет.
в Verilog есть define - который очень полезен при писании тестбенчей, а для VHDL с конффигурациями - запаришься
во вторых в VHDL SDF подключается через жопу и нет стандарта на PLI|VPI (очень полезно для серъезного моделирования)
E-mail: info@telesys.ru