Отправлено dxp 29 октября 2004 г. 11:44 В ответ на: Выходит можно моделировать выходной файл скажем в Aldec Active-HDL и верить результатам отправлено Serega Doc 29 октября 2004 г. 11:25

указать, чтобы он сгенерил файлы для внешних тулзов. Это нетлист и SDF (где времянки указаны). Потом все это хозяйство грузится в симулятор (я как раз Альдеком пользуюсь) и успешно симуляется. Единственное неудобство - то, что имена там по большей части дурацкие, поэтому отлаживать неудобно. Я логику всегда на функциоанльном уровне гоняю, а после фиттинга только времянки смотрю, если где критично. Т.е. в конкретных местах.

• Подскажите как задать нетлист и SDF файл — Serega Doc   (29.10.2004 12:15, 47 байт)
  • Все просто: — dxp   (29.10.2004 13:46, 1037 байт)
    • Огромное спасибо. Скажите а как можно программу перевести из VHDL в Verilog — Serega Doc   (29.10.2004 15:48, 336 байт)
      • Тут не подскажу. VHDL знаю весьма поверхностно. — dxp   (29.10.2004 15:56, пустое)
• Как задать сигнал в квартусе если скважность меньше 1% — Serega Doc   (29.10.2004 12:11, пустое)