[an error occurred while processing this directive]
Подскажите как подключить Verilog модель к VHDL проекту
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено Serega Doc 03 ноября 2004 г. 10:53

Я делаю проект с памятью самсунг
На сайте Самсунга скачал модель памяти на veriloge
Компилил память в Aldec выдает ошибку и предупреждение
# Error: VCP5018 verilog_k4s161622e_0401.v : (1062, 32): Macro tCL is not defined.
# Warning: VCP5010 verilog_k4s161622e_0401.v : (547, 16): Redefinition of the macro NO_CL3.
Как это побороть?
Или самому писать модель SDRAM

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru