Отправлено zlyh 11 ноября 2004 г. 14:43 В ответ на: Спасибо. отправлено ux 11 ноября 2004 г. 12:08

В entity порт должен иметь тип или подтип и обозначаться он должен по имени. Т.е. base type уже должен быть где то определён. Выше entity есть только package, поэтому определение нового типа вынесено в PACKAGE P_TYPE (я ссылаюсь на V61-ю конструкцию).

Можно бы определить unconstrained array.
TYPE D16x32 is array range <> of std_logic_vector;
А конкретные границы прописывать через generic.
entity...
generic (depth...:=4; width...:=5);
.......
port( ....
DATA_SLAVE_IN : in D16x32(depth-1 downto 0)(width-1 downto 0);

Я это не проверял.

Внутри списка (то что между "(" и ")" ) нельзя опредлять один элемент списка через другой, например, width через depth.

• Спасибо, проверю обязательно. — переходящий от AHDL к VHDL   (11.11.2004 15:13, пустое)