[an error occurred while processing this directive]
Это я читал. Там совсем не про то - там VHDL vs Verilog в контексте описания состояний конечного автомата. (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено dxp 15 ноября 2004 г. 17:07
В ответ на: Ничего особенного там нет отправлено V61 15 ноября 2004 г. 16:35

Меня же интересует, чем плох стиль:


always @(posedge clk...)
begin
case(StateMachine)
s1:
begin
if(...)
StateMachine <= s2;

... // еще куча логики
end

s2:
begin
StateMachine <= s3;

... // еще куча логики
end
...
endcase
end

Один аргумент прозвучал от zlyh о том, что раздельный стиль менее чреват ошибками. Согласен - когда все по отдельности, ошибку сделать труднее. Но тут, имхо, есть и обратная сторона - код разрастается - вместо одного always блока получается 3: два для конечного автомата и один для сопутствующей логики, которая зависит от состояний. Наглядность ухудшается, связность кода и, как следствие, читабельность тоже ухудшается. Т.ч. однозначно я бы не сказал, чтО лучше. Пока предпочитаю второй.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru