|
|
Для начала хочу пропустить сигнал сквозняком через плисину.
В схематике (я от туда перехожу) ставлю ibuf и obuf. Как это сделать в VHDL ? Вот что я прикинул:
entity test is
port (
in_x : in std_logic;
out_x : out std_logic);
end test;
architecture test of test is
begin
ibuf_x: ibuf port map(i=>in_x, o=>out_x);
end test;
Будет ли это аналогом buf'ов ? И вообще - правильно ли это ?
Использую A-HDL - 6.2, ICE 5.2, Synplify Pro 7.3.4.
E-mail: 
info@telesys.ru
