В принципе правильно, но можно и проще (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] В принципе правильно, но можно и проще (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено -=Sergei=- 17 ноября 2004 г. 11:20
В ответ на: Перехожу на VHDL вопрос (+) отправлено vladx 17 ноября 2004 г. 10:50

entity test is
port (
in_x : in std_logic;
out_x : out std_logic);
end test;

architecture test of test is
begin

out_x <= in_x;

end test;

И все...
буффера поставяться автоматически .

И еще . Можите попробовать в Active рисовать схемы в графическом редакторе, а в качестве языка выбрать VHDL и посмотрите как он опишет вашу схему.

А из XilinxCoreLib также прикручивать...? — vladx (17.11.2004 11:46, пустое)
- Только буфера автоматом ставятся (+) — -=Sergei=- (17.11.2004 12:30, 77 байт)
  - т.е. если я правильно понял (+) — vladx (17.11.2004 13:28, 170 байт)
    - Да. — -=Sergei=- (17.11.2004 14:16, пустое)
      - спасибо.... — vladx (17.11.2004 14:19, пустое)

Отправка ответа