[an error occurred while processing this directive]
|
Последнее время ковыряюсь в Xilinx ISE + ModelSim. Чтобы симульнуть модуль на VHDL/ Verilog удобно пользоваться тестовым файлом, написанным опятьже на VHDL/ Verilog. Для полноты картины при отладке модулей необходимо видеть сигналы внутри отлеживаемого блока. На верилоге это делается нараз (применяется оператор разрешения области видимости .) а на VHDL ????. Выводить дополнительные ноги из модуля - это неудобно.
E-mail: info@telesys.ru