[an error occurred while processing this directive]
Можно-ли из модуля на VHDL вытащить промежуточный сигнал, не используя дополнительные ноги?(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено Yra 09 ноября 2004 г. 19:43

Последнее время ковыряюсь в Xilinx ISE + ModelSim. Чтобы симульнуть модуль на VHDL/ Verilog удобно пользоваться тестовым файлом, написанным опятьже на VHDL/ Verilog. Для полноты картины при отладке модулей необходимо видеть сигналы внутри отлеживаемого блока. На верилоге это делается нараз (применяется оператор разрешения области видимости .) а на VHDL ????. Выводить дополнительные ноги из модуля - это неудобно.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru