[an error occurred while processing this directive]
|
Главное отличие в том, что AHDL позволяет объявлять объекты в одном месте, а подсоединять порты в другом. Верилог так делать не дает - объявил модуль - будь добр сразу порты нарисовать. Согласен, это не всегда удобно. Зато в AHDL объекты можно объявлять только в секции variable, те, что в логической секции - это уже инлайны. Тут тоже есть определенное неудобство (наподобие, как в С все переменые должны быть объявлены в начале блока, а в С++ это можно делать где удобно).
Что касается дополнительных условий по подсоединению портов - тут тоже этот же путь - внутри for'а пишешь if и порты должны подсоединяться по условию. Но правда я еще не пробовал. :)
Про вериложный generate - тут да, есть с ним траблы. Альдек 6.2 тут тоже капризничает. Но это, думаю, временные трудности - дело относительно новое, в следующих версиях поправят.
E-mail: info@telesys.ru