[an error occurred while processing this directive]
Ответ: (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено SM 22 ноября 2004 г. 11:46
В ответ на: Ну, тут, имхо, различия больше синтаксические. (+) отправлено dxp 22 ноября 2004 г. 11:00

Нет - в корне не согласен. Различие именно в принципе объявления переменных. В AHDL все поголовно переменные имеют тип модулей (NODE это тоже модуль, в котором IN=OUT). DFF тоже модуль. И так далее. То есть я определяю любой тип с нужной мне функциональностью при помощи описания соответствующего модуля, и юзаю переменные этого типа. А могу подключить модуль точно как в верилоге, в тексте, в любом месте. А могу вызвать модуль как функцию, опять же в любом месте. В верилоге же типы - абстрактные wire и reg (ну пусть signed/unsigned). Подключение модулей - только в тексте. Функции - это функции, но не модули. Ограничение свободы выбора :). И отсутствие defaults в купе с невозможностью if/case вне процесса напрягает. Однако жизнь заставляет юзать верилог, и к сожалению при работе с не-альтерами приходится писать на нем.

Ну а в каком месте их объявлять - мне привычнее еще со времен программирования как раз в начале, в одном месте. Но это уже IMHO как раз и не принципиально, это не ограничивает возможностей, это дело удобства и наглядности.

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru