Отправлено Doka 24 ноября 2004 г. 17:03 В ответ на: Простой вопрос по VHDL. отправлено JohnKorsh 24 ноября 2004 г. 16:46

для хилинх например:

--Special Virtex input buffers
--Replace the XXX with the appropriate I/O standard
--See XAPP 133 for more details

-- INPUT_PORT : in STD_LOGIC;

--**Insert the following between the
-- 'architecture' and 'begin' keywords**

signal INT_SIG: std_logic;
component IBUF_XXX
port (I: in std_logic; O: out std_logic);
end component;

--**Insert the following after the 'begin' keyword**

U1: IBUF_XXX port map (I => INPUT_PORT, O => INT_SIG);

- этио входной для ввода-вывода.... А если для увеличения нагрузочной способности - так это через атрибуты задается