|
|
1. Есть стейтмашина, в которой синхронно по клоку, грубо говоря, или bus <= (others=>'Z'); или bus <= writeData; Сужу только по Post-Map simulation model VHDL - ксайлинксы решили, что FPGA Editor в WebPack не нужен. Нахожу выходной буфер. На него данные подаются с некоторого триггера, а ENABLE подается через какую-то логику. Делаю выводы.
2. Бывает. Если не отключать защелкивание данных на входе в тех циклах, в которых выводятся данные на пин - то после входного буфера прямо перед триггером вижу логику, на которую кроме входа также заведены выводимые данные. Т. е. обратная связь с выхода на вход внутри кристалла. И зачем она мне? Кстати, с точки зрения семантики VHDL можно было бы её и не делать.
3. Вот-вот, а так как я не знаю точные задержки распространения сигналов по плате, мне бы хотелось, чтобы к ним не прибавлялись переменные задержки, зависящие от реализации внутри FPGA. Поэтому и хочу, чтобы прямо на входах/выходах кристалла стояли одинаковые триггеры прямо в IOB.
E-mail: 
info@telesys.ru
