Отправлено zlyh 24 ноября 2004 г. 19:03 В ответ на: Попробуем отправлено Oldring 24 ноября 2004 г. 17:28

потому как с этим САПР работает правильно.
Правильно было бы посмотреть в FPGA Editor-е.... но эт излечимо.
Есть такой файл <имя проекта>.mrp - log-file после маппирования. Вот там есть табличка IOB properties, в столбце Reg(s) и написано есть ли триггер и какой.
Нежелаемая логика может в действительности оказаться VITAL моделью. Это чтобы делать корректно backannotation для VHDL-я есть такая спецификация. Если так, то в тех моделях просто задержки для моделирования и никакого отображения реальной логики.

Не использовать reset - не правильно. Подозреваю вы просто неправильно описали IO.

• Спасибо! Действительно, есть такой файл. — Oldring   (25.11.2004 14:02, пустое)