Отправлено vitA 27 августа 2001 г. 18:20 В ответ на: Вопрос по Verilog отправлено Mavr 27 августа 2001 г. 17:28

Два варианта представления этого блока:

---if (plus_clk == 1)
---assign sum_result = add_reg + mul_n + 1;
---else if (minus_clk == 1)
---assign sum_result = add_reg + mul_n - 1;
---else
---assign sum_result = add_reg + mul_n;

Первый:

assign sum_result = (plus_clk) ? add_reg + mul_n + 1 : (minus_clk) ? add_reg + mul_n - 1 : add_reg + mul_n;

Второй:

reg [5:0] sum_result;

always @(plus_clk or minus_clk or add_reg or mul_n)
if (plus_clk == 1)
sum_result = add_reg + mul_n + 1;
else if (minus_clk == 1)
sum_result = add_reg + mul_n - 1;
else
sum_result = add_reg + mul_n;