[an error occurred while processing this directive] [an error occurred while processing this directive]
Срочно! Нужна помощь по Verilog
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»)
[an error occurred while processing this directive] [an error occurred while processing this directive] [an error occurred while processing this directive]

Отправлено Kengur 07 августа 2001 г. 12:19

Пишу на Verilog в Xilinx'e:

Помогите!!!!!!!В чем глюк?????????


Следующая прога по идее очень простая - но у меня не работает(должна по клоку передавать значение со входа на выход, по clear ноль на выход), однако полностью игнорирует сигнал clear.

module clock (CLK, CLR, in, out);

input CLK,CLR,in;
output out;
reg out;

always @(posedge CLK or posedge CLR)
if (CLR)
out <= 1'b0;
else out<=in;

endmodule


Причем следующий пример работает нормально

module JCT_VER (CLK, CE, CLR, Q);

input CLK;
input CE;
input CLR;
output [3:0] Q;
reg [3:0] Q;

always @(posedge CLK or posedge CLR)
begin
if (CLR)
Q <= 4'b0;
else if (CE) begin
Q[3] <= Q[2];
Q[2] <= Q[1];
Q[1] <= Q[0];
Q[0] <= !Q[3];
end
end

endmodule

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru