Странно(+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»)

[an error occurred while processing this directive] [an error occurred while processing this directive]

Странно(+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.)»)

[an error occurred while processing this directive] [an error occurred while processing this directive] [an error occurred while processing this directive]

Отправлено vitA 07 августа 2001 г. 14:03
В ответ на: Срочно! Нужна помощь по Verilog отправлено Kengur 07 августа 2001 г. 12:19

Странно, но второй модуль подозрительнее первого - если CLR и
CE = 0, то Q неопределён, а значит будет синтезирован дополнительный
latch, хотя именно это скорее всего заставляет второй модуль работать
- обманывает Xilinx. Попробуйте убрать "else out<=in;" из первого
модуля, интересно что выйдет.

Составить ответ ||| Конференция ||| Архив

Ответы

Извиняюсь, забыл (+) — vitA (07.08.2001 14:14, 145 байт)
- Ответ: Ругается Xilinx — Kengur (07.08.2001 14:31, 403 байт)
  - Ответ: В Foundation 3.1i все синтезируется и разводится (+) — Pashka (07.08.2001 16:25, 187 байт)
    - А сложно в Foundation тест писать?(+) — DM (08.08.2001 08:31, 34 байт)
    - У меня 2.1 — Kengur (07.08.2001 16:32, пустое)
  - На Максе работают оба варианта(и Ваш и мой), а с Xilinx я не знаком(+) — vitA (07.08.2001 15:46, 70 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа