|
|
Спасибо, но можно подробнее про дефайны и параметры на данном примере?
В моем случае можно это реализовать и с помощью операции ?:. Но:
1. До этого не редко сталкивался с ситуацией когда алгоритм вычисления был слишком громоздок (если здесь результат просто действительное число, то не редко это целая структура, которая определяет конфигурацию системы) и его просто не реально было выразить в качестве простого выражения. В следствии чего быстро сворачивал Verilog и открывал VHDL, бо последний в этом плане более гибкий. Вот и спрашиваю, может кто с такой проблемой уже сталкивался, только в отличии от меня решал ее в Верилоге.
2. Не хочется чтобы это выражение копировалось много раз в коде (если в нем будет ошибка, или просто нужно что-то поменять - исправлять придется много где). А так можно быстро поменять код одной функции и не форсировать все исходники каждый раз.
E-mail: 
info@telesys.ru
