Отправлено cdg 27 января 2005 г. 10:34 В ответ на: Verilog: сам язык не позволяет задавать динамические границы вектора в правой части оператора присваивания а что же делать?? (+) отправлено Doka 26 января 2005 г. 17:13

module selector(
                input [39:0] In,
		input [3:0] Sel,
		output [15:0] Out
	        );
       
      assign Out[15:0] = In[39:0] >> Sel;
endmodule

• или непонял никто, или никому уже ненадо, или наоборот :)))) — cdg   (28.01.2005 09:57, пустое)
  • надо! спасибо! я тоже к этому пришел :) ..просто онлайн не так часто бываю как хотелось бы %( — Doka   (28.01.2005 13:43, пустое)
    • вдогонку (+) — Doka   (28.01.2005 13:44, 160 байт)
      • А на чем моделируете? — cdg   (28.01.2005 13:51, пустое)
        • Modelsim 6.0a / но причем тут.. (+) — Doka   (28.01.2005 14:33, 109 байт)
          • Да просто интересно, кто на чем работает. — cdg   (28.01.2005 15:31, пустое)
  • мне надо! спасибо за подсказку :-) — Postoroniy_v   (28.01.2005 10:24, пустое)