Отправлено zlyh 15 февраля 2005 г. 10:54 В ответ на: ? (+) отправлено Doka 14 февраля 2005 г. 19:32

1) Может перемножает всё же правильно, но неправильно отображает именно симулятор. Например в Моделмиме можно выводить и как decimal (со знаком) и как unsigned.
2) Например в VHDLной NUMERIC_STD signed и unsigned не перемножаются друг с другом. (А бывают железячные умножители чтоб так делали?)
3) Если для "с" задать явный тип?
4) "с" - w_coe бит шириной, "ре" - w_ht+1 бит шириной. w_coe+w_ht+1 бит - разрядность произведения. Т.е. [w_ht+w_coe:0]. Если бы и "с" и "ре" были знаковыми то можно было бы [w_ht+w_coe-1:0].
5) Могу и ошибиться, так что "торг уместен".

• ----> — Doka   (16.02.2005 10:46, пустое, ссылка)
  • вдогонку насчет 2) (+) — Doka   (16.02.2005 10:55, 185 байт)
    • Ответ: — zlyh   (16.02.2005 18:35, 482 байт)
    • А как именно описали-то? (+) — SM   (16.02.2005 11:37, 61 байт)
      • ?! (+) — Doka   (16.02.2005 11:45, 340 байт, ссылка)
        • А преобразовывать типы надо если Вы не указали сразу в wire, reg их тип - signed или unsigned — SM   (16.02.2005 12:12, пустое)
          • cмутно догадываюсь :)... указывал :) — Doka   (16.02.2005 12:48, пустое)
            • В общем диакгноз - заменить синтезаторы на те, которые корректно поддерживают v-2001 — SM   (16.02.2005 12:52, пустое)
              • да вобщем-то , девацца тады некуда от этого :( — Doka   (16.02.2005 12:59, пустое)
        • Verilog-2001. Не знаю почему его не понимают Ваши синтезаторы - наверное древние. — SM   (16.02.2005 11:56, пустое)
• Насчет 2) (+) — SM   (15.02.2005 12:59, 377 байт)