Отправлено cdg 04 марта 2005 г. 13:23 В ответ на: Ответ: отправлено Jodan 04 марта 2005 г. 11:55

Да в принципе нормальный пакет, только есть несколько проблем:
1) забадывает отсутствием полной поддержки Verilog 2001
2) переодические проблемы с временным моделированием (ну не работает)
3) смущает то, что ни Altera ни Xilinx не поддерживают его формата (в EDA Tools он просто отсутсвует)
Однако есть плюсы: интегрированная оболочка, интерфейс более простой(приятный) чем в MS

• переодические проблемы с временным моделированием — Santiago   (09.03.2005 18:22, 601 байт)
• актив-хдл 6.3 поддерживает верилог 2001. — druzhin   (04.03.2005 14:33, пустое)
  • Опять же не полностью, как и 6.1 и 6.2 , специально связывался с их спецами. — cdg   (04.03.2005 15:20, пустое)
    • А что именно не поддерживает? 6.2, к примеру, generate не поддерживает. А этот? — dxp   (05.03.2005 08:35, пустое)
      • Например, не поддерживает localparam, определяемый через функцию. — cdg   (05.03.2005 10:16, пустое)