Отправлено Oldring 10 марта 2005 г. 12:39 В ответ на: Это понятно, посмотрим (+) отправлено svf 09 марта 2005 г. 14:31

Во-первых, нет такой сущности, как "стандартное синтезируемой подмножество VHDL". Есть IEEE стандарт RTL. Его специально задали минимально достатночно узким, чтобы максимальное число примитивных синтезаторов от производителей железа его понимали.

Хорошие синтезаторы понимают гораздо более широкое подмножество VHDL. Возьмем, например, Synplify. Конечно, и у него существуют вполне естественные и очевидные ограничения, такие, как недопустимость временнЫх спецификаций. Эти ограничения проистекают из особенностей железа, для которого производится синтез - ну, нет в нем блоков эталонных задержек :). Что касается описания основных конструкций - то свобода тут почти что полная. Например, в процессе можно использовать несколько wait операторов и Synplify породит конечный автомат, а также смешивать тактируемую и асинхронную логику. Это называется алгоритмическим синтезов.

Справиедливости ради следует заметить, что когда я экспериментировал с Synplify, я обнаружил несколько ограничений, не описанных в его документации, которые я классифицировал как недоделки синтезатора. Но они все-таки проявлялись в сложных конструкциях. Кроме того, некоторые описанные в документации ограничения все-таки синтезируются - уже синтезируются, наверное :).