|
|
Протестировать разработанное устройство (HDL), которое входит в состав SOC в среде HDL это тяжелый труд. Поскольку VHDL и Verilog хорошие языки, но они предназначены для создания систем на уровне RTL и ниже (VHDL также немного на функциональном). Во многих случаях приходится сначала моделировать алгоритм разрабатываемого устройства на С (или получить как ТЗ), потом реализовать алгоритм аппаратно. И наличие программной модели устройства кроме как для генерации тестовых значений не может использоваться. Происходит обрыв последовательности проектирования между алгоритмическим и RTL уровнем. System С - средство проектирования на разных уровнях. Мы можем проектировать (и тестировать) от системного уровня до уровня RTL используя одну среду и System C.
E-mail: 
info@telesys.ru
