[an error occurred while processing this directive]
Вот нашел (но не бесплатное и для Verilog, для VHDL будет через пару месяцев). Но именно то что надо. Посмотрите демо - поймете.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Victor®
14 марта 2005 г. 11:53
В ответ на:
А есть такой софт который по иерархическому VHDL файлу составляет структурную схему, разворачивая все уровни иерархии и представляющую это все графически? Т.е. что-то подобное на RTL, но до синтеза.
отправлено Victor® 12 марта 2005 г. 12:03
http://www.stelartools.com/
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru