[an error occurred while processing this directive]
|
XST User Guide - HDL Coding Techniques - RAMs/ROMs - ROMs Using Block RAM Resources
Чтобы синтезатор сделал ПЗУ из логики нужны специальные условия. Они описаны в каждом конкретном синтезаторе.
"wire x=..." Относится не к синтезатору а к синтаксису Verilog-а.
Пример на Verilog-е есть и в XST User Guide
always @(posedge clk) begin
if (en)
case(addr)
4’b0000: data = 4’b0010;
4’b0001: data = 4’b0010;
default: data = 4’bXXXX;
endcase
и в стандарте языка
assign
data = (s == 0) ? bus0 : Zee,
data = (s == 1) ? bus1 : Zee,
data = (s == 2) ? bus2 : Zee,
data = (s == 3) ? bus3 : Zee;
E-mail: info@telesys.ru