Отправлено fikus 08 апреля 2005 г. 15:19

Взял reference проект с Альтеры, пытаюсь откомпилить
module is the test bench for the SDR SDRAM controller.
вываливает
***
Error: VHDL Wait Statement error at sdr_sdram_tb.vhd(618): Wait Statement must contain condition clause with UNTIL keyword
***
По коду
wait for 100 ns;

Я чего то непонимаю???

• Он (тестбенч кроме этого СТОЛЬКО ворнингов вываливает, что и ежу понятно что что-то тут не так.)Кваркус не поддерживает модели на верилоге (afaic) Но вот в моделсиме мне удалось полностью прогнать весь тестбенч. — artem   (08.04.2005 16:15, пустое)
  • ТЕ накатить на Квартус ModelSim-Altera и подсунуть ему? Ок — fikus   (08.04.2005 17:00, 92 байт)
    • Не понял. Но я просто (как советовал кто-то) все загнал в моделсим, добавил в проект altera_mf.v, оно заработало. НО прирходится писать в кваркусе и проверять в нем на предмет "может оно синтезировать ЭТО или нет", потом копировать в моделсим и проверять. — Artem   (09.04.2005 03:28, пустое)
• Ответ: test bench это для моделирования, синтезатор не может реализовать задержку 100ns ... — Apast   (08.04.2005 15:25, 61 байт)
  • "не синтезируемая конструкция языка" это вроде как интуитивно итак понятно — fikus   (08.04.2005 17:16, 122 байт)
    • ТАм есть в хелпе, что он саппортит а что нет. — Artem   (09.04.2005 03:29, пустое)
    • Ответ: Инструмент для чего? ... — Apast   (08.04.2005 21:15, 384 байт)
    • Quartus II support for VHDL constructs - такое вот введите в хелпе квартусаи увидете(+) — Postoroniy_v   (08.04.2005 17:46, 46 байт)