Отправлено LeonY 14 апреля 2005 г. 00:55

Сделан проект на ProASIC PLUS. Одно из требований к проекту - возможность перепрограммирования кристалла в системе без вскрытия ящика с помощью стандартного ТАР контроллера (тип пока точно неизвестен, это может быть или какой-нибудь Boundary Scan тестер или Алтеровские/Xilinx программаторы или чего-то самодельное).

Первая проблема в том, что на плате приходится генерировать 2 дополнительных напряжения (+16V и -13.5V),т.к. взять их с Актеловских устройств (FlashPro или Silicon Sculpter) не могу - мне отвели только 5 пинов на внешнем разъеме системы (TDO, TDI, TCK, TMS и TRST#), а больше и просить не моги, ног просто больше нет. Получить эти долбаные напряжения я то получил, но тут возникает следующая некрасивая ситуация. Эти напряжения присутствуют всегда, независимо от того, надо мне чего-то программировать или нет. Это само по себе не страшно, но "доктор, ведь не аккуратненько" получается. Чем можно было бы управлять этими источниками придумать не могу, решил пока, что для первого образца и так сойдет. Вот и первый вопрос - есть ли у уважаемых господ советы, чем бы их включать/выключать (если это вообще возможно)?

Следующие вопросы про очередность подачи питающих напряжений и обнаруженных побочных эффектах. Если строго следовать Data Sheet, то подавать питания надо в следующем порядке: Vcore (+2.5V), Vio (+3.3V), Vpn (-13.5V) и последним Vpp (+16V). Тут сразу нарвался на еще несколько проблем. Попробую их изложить, что не очень легко. Начну с описания общей структуры питания платы. На вход платы подаются два питающих напряжения +5V и +3.3V, причем последовательность их появления и скорость нарастания не нормированы. Вся периферия на плате (интерфейсные драйвера, память и т.д.) запитаны напрямую от +3.3V. +2.5V Vcore формируется из этих же +3.3V на нерегулируемом LDO с выходом PowerGood (80% от номинала). Это прямо подается на Vcore FPGA. Выход PowerGood используется для управления MOSFET, который пропускает/не пропускает первичные +3.3V на Vio FPGA. Тут обнаружился первый прокол - в то время, когда первичные +3.3V уже присутствуют, а PowerGood еще не активен и, соответственно, MOSFET заперт на его стоке откуда-то берется напряжение около +3V. При активизации PowerGood MOSFET открывается и оно подрастает до +3.3V (без каких-то мелочей), как и требуется. У меня единственное объяснение этому заключается в том, что напряжение с периферийных устройств через пины IO FPGA попадает на ее силовые пины. Ничего лучшего придумать не могу. Насколько правдоподобно мое объяснение? Есть ли способ с этим бороться? И надо ли бороться? Насколько это опасно для кристалла?

Следующий прикол в подаче напряжений программирования. Их генерация разрешается уровнем Vio, но, пока долбанные регуляторы запрешены, они благополучно пропускают на выход входное напряжение +5V (без каких-то брызг). Из описания предыдущей проблемы видно, что этот вариант не жизнеспособен, т.к. не обеспечивает правильной последовательности событий. Тоже самое будет, если управлять регуляторами сигналом PowerGood. Какие идеи есть у народа? И снова тот же самый вопрос - насколько это опасно для кристалла, особенно по цепи Vpn (-13.5V), если все оставит, как есть?