[an error occurred while processing this directive]
case в верилог
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено urri 20 апреля 2005 г. 18:54

в изучаемых мною исходниках обнаружил (неоднократно) такую конструкцию :

always@(*)
case(1'b1)
sel_a : q <= a;
sel_b : q <= b;
sel_c : q <= c;
endcase

Вопрос: как поведет себя такая схема если
а) все сигналы sel_a, sel_b, sel_c равны 0
б) более одного управляющего сигнала равно 1

Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 


Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru