[an error occurred while processing this directive]
(+)
(«Телесистемы»: Конференция 'Языки описания аппаратуры (VHDL и др.))
|
Отправлено
Fat Robot 20 апреля 2005 г. 20:40
В ответ на: case в верилог отправлено
urri 20 апреля 2005 г. 18:54
|
|
|
|
если sel_a = sel_b = sel_c = 1'b0, то q = q; т.е. состояние не изменится. синтезатор вставит защелку.
если же хоть кто-то из sel_ будет 1'b1, то выполнится первое по списку.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru