«Телесистемы»:
Конференция «Языки описания аппаратуры (VHDL и др.)»
Архив. Страница 42
- case в верилог — urri (20.04.2005 18:54, 305 байт)
- (+) — Fat Robot (20.04.2005 20:40, 178 байт)
- канал связи — lebedev84 (20.04.2005 16:57, 232 байт)
- поможите с сумматором... — S1nfuL (18.04.2005 02:52, 1121 байт)
- Ответ: — SAZH (18.04.2005 22:42, 453 байт)
- (+) — druzhin (18.04.2005 10:52, 181 байт)
- Для Postoroniy_v — RDK (16.04.2005 04:09, 281 байт)
- Скажите, пожалуйста. Где можно найти готовый проект какого-нибудь устройства, насаный на VHDL с его техническим описанием. — RDK (15.04.2005 02:04, 123 байт)
- вопрос по поводу pci - мегафункции altera — discreet (14.04.2005 11:49, 87 байт)
- Вопросы по питанию ProASIC PLUS — LeonY (14.04.2005 00:55, 3173 байт)
- Помогите разобраться. Есть небольшой кусочек кода VHDL, — Хелп ми (13.04.2005 17:14, 2019 байт)
- Подскажите, пожалуйста. Необходимо синтезировать мультиплексор 32:1 (курсовая работа) из набора программ MUX 8:1 и MUX 4:1, написанных на VHDL. Проблема в том, что не знаю как эти программы связать (Как конструктор “Лего”) для синтеза в “Леонардо”, а дальше в “Макс+2”. Я описал 4 MUX 8:1 и 1 MUX 4:1 (имею ввиду входы и выходы схем) так, что они соответствуют друг другу, а как теперь эти 5 программ собрать в единое устройство. Подскажите. Может я что не правильно понимаю? — VARDAS (13.04.2005 12:10, 502 байт)
- Вопросы по 3.3V configuration Spartan-3 с иcпользованием XCF02S — a (12.04.2005 23:35, 919 байт)
- DCM в VIRTEX-2 — a (12.04.2005 23:33, 317 байт)
- ПОМОГИТЕ, ПОЖАЛУЙСТА С VHDL — imaginist (12.04.2005 20:30, 664 байт)
- Quartus II перестал генерить выходнoй файл. В чем проблема? — =AK= (12.04.2005 05:16, 556 байт)
- Друзья, когда вы пишите на VHDL большие проекты как вы справляетесь с Эфектом Гонок (т.е. что-то неуспевает и т.д.) может есть к-ниб. методы решения этой проблемы? — Super_Elecric (12.04.2005 01:15, пустое)
- VHDL модели — Любезный (11.04.2005 20:14, 172 байт)
- Нужны рабочие vhd-файлы ОЧЕНЬ! — zp (11.04.2005 13:39, 168 байт)
- А можно ли делать условную компиляцию ? (vhdl) (+) — imsushka (08.04.2005 22:48, 1399 байт)
- Подскажите ламеру по Квартусу — fikus (08.04.2005 15:19, 323 байт)
- OrCAD 9.2.3, ibis ver. 3.1 Translator — ZZZZ (08.04.2005 11:48, 127 байт)
- Verilog (Где я глупость сделал?) — Artem (08.04.2005 11:00, 201 байт)
- Ковертировать AHDL в VHDL — DS (08.04.2005 10:10, 82 байт)
- просветите плиз о Global Reset в VirtexExcv400pq240 — Andersen (07.04.2005 13:21, 425 байт)
- axalay, откликнись, я тебе пиво должен — Gore (07.04.2005 11:35, пустое)
- В чем тогда моделировать, чтобы самому модели писать, и чтобы этот симулятор выдавал все эти ворнинги? — Artem (07.04.2005 11:18, пустое)
- Еще про ворнинги в моделсиме. — Artem (07.04.2005 10:24, 211 байт)
- Кто знает, как на верилоге, описать мультиплексор? — Artem (07.04.2005 09:30, 179 байт)
- Ответ: — SAZH (07.04.2005 10:54, 556 байт)
- Поправка. — Artem (07.04.2005 09:36, 131 байт)
- Нужны SPICE-модели на микросхемы PFC (Корректоров мощности). Намыльте пожалуйста у кого есть. Желательно микросхемы для работы в Continuous Current Mode. — vasvs (07.04.2005 09:01, пустое)
- В модел-сим можно как-то ворнинги включить? — Artem (06.04.2005 09:27, пустое)
- Исходные тексты на VHDL — vardas (06.04.2005 02:33, 148 байт)
- Altera Quartus 5.0/NIOS II 5.0 is out — petrovna (05.04.2005 17:40, 39 байт)
- Ищу Проверка на чётность на AlteraHDL — evgenulya (04.04.2005 22:31, 151 байт)
- Если имеются скомпилированные библиотеки Xilinx для ModelSimMXE 58с, могу ли я их использовать совместно с ModelSimSE 60a? И если да, то как? И если нет, то где мне взять библиотеки под ModelSimSE 60a? Заранее спасибо, хотя бы за прочтение. — 1 (04.04.2005 11:15, пустое)
- Проблемы моделирование 3-state buffers. — fire-ash (03.04.2005 23:19, 450 байт)
- Друзья. нет ли у кого? ISE 6.3? — victel (03.04.2005 22:43, 162 байт)
- Ищу s/pdif на AHDL и ещё интересно есть ли книга посвященная S/PDIF? — evgenulya (02.04.2005 21:02, 497 байт)
- МоделСим ругается что верилог.exe нету. Где его брать? Я ставил обычный оркад. — Artem (02.04.2005 04:41, пустое)
- не подскажите VHDL код (или где взять) на мажоритарный элемент для UART? — major (31.03.2005 19:19, пустое)
- ModelSim + Verilog VPI - как отслеживать изменение значения сигнала — SergK (30.03.2005 14:11, 364 байт)
- Про симуляцию. — Artem (30.03.2005 09:17, 347 байт)
- Аналог volatile хочется. Чтобы описать регистр, и сказать "его не оптимизировать". — Artem (30.03.2005 05:17, пустое)
- Подскажите как выполнить операцию за несколько тактов ? — S_Alex (29.03.2005 21:04, 148 байт)
- Почему Quartus пишет такие сообщения и что с ними делать? — Igor A. (29.03.2005 16:45, 186 байт)
- Офф-Топик: кто программировал в LabWindows? где можно взять какой-нибудь хелп по нему на русском и в электронном виде? — Лекс (29.03.2005 13:13, пустое)
- А надоли в каждый счетчик вводить reset, если все равно в каком он будет состоянии изначально (тоесть сам придет в нужное состояние после нескольких таков)? — Artem (29.03.2005 11:31, пустое)
- ise 6.x под linux — dreug (29.03.2005 09:01, 378 байт)
- Шина двунаправленная (verilog) — Artem (28.03.2005 10:45, 277 байт)
- делитель частоты на 4 — lipas (28.03.2005 10:07, 191 байт)
- Не подскажете, где найти стандарт I-E-E-E 754? — svf (26.03.2005 12:06, пустое)
- Уважаемые братья в електроне! Есть ли лечение для Agilent T&M Toolkit 2.0? — dima2882 (26.03.2005 05:17, 21 байт)
- Расскажите про симуляцию. — Artem (25.03.2005 08:57, 511 байт)
- Народ! Где скачать LABVIEW? — Digital (24.03.2005 16:59, пустое)
- Про граф. редактор который в квартусе. — Artem (24.03.2005 12:37, 174 байт)
- Пристыковать к сиволу шину, обозвать ее, например, my_data[7..0], а дальше в граф. редакторе можно использовать сигналы с названиями my_data0...my_data7 , не пририсовывая их к указанной шине. — Victor® (24.03.2005 16:48, пустое)
- Это еще хорошо! FIFO очень громоздкая структура для ПЛИС — Igor A. (24.03.2005 13:53, пустое)
- Разобрался. Есть другой вопрос. FIFO 16 слов по 8 бит, и EPM3256 нету.Все так плохо и есть, или я что-то не так делаю? — Artem (24.03.2005 12:52, пустое)
- Подскажите а где нибудь изменяется временной шаг моделирования в Aldec HDL. А то мне нужно промоделировать огромный промежуток времени и файлы получучаются по 50 MB и время моделирования очень большое — Serega Doc (23.03.2005 15:04, пустое)
- Выход из запрещенных состояний не работает! (+) — Igor A. (23.03.2005 14:48, 531 байт)
- Пробовал ли кто шить AVR байт бластером MV? а не только тем, что без абривеатуры "МV"? — студент (22.03.2005 16:33, пустое)
Телеконференции
|||
Главная страница