И всё же ответа нету. Кто знает и Verilog и VHDL?(+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] И всё же ответа нету. Кто знает и Verilog и VHDL?(+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено переходящий от AHDL к VHD 22 апреля 2005 г. 12:10
В ответ на: Как на VHDL упростить описание автомата(+) отправлено переходящий от AHDL к VHD 21 апреля 2005 г. 15:49

Аналог casex в VHDL есть? Чтоб в case не описывать все варианты значений входного сигнала, а описывать непересекающиеся подмножества значений как в casex. Если нет, то как обойти?. if ... elsif не предлагать.

Составить ответ ||| Конференция ||| Архив

Ответы

без if elsif в квартусе никак, imho — Postoroniy_v (22.04.2005 15:07, 906 байт)
- Ага, видел такие ворнинги(+) — переходящий от AHDL к VHD (22.04.2005 15:22, 119 байт)
  - оба языка знать - не повредит(-) — Postoroniy_v (22.04.2005 15:41, пустое)
    - Ответ: — переходящий от AHDL к VHD (22.04.2005 15:43, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа