[an error occurred while processing this directive]
|
просто если бы все было на вхдл верилог, тогда можно было бы загнать в альдек и отлдадить вам поведенческую/ртл модель без таймингов. А потом уже сбрасывать в квартус.
В вашем случае ИМХО попробывать сконверить все в верилог и в альдек, или взять едиф файл проекта и уже к нему пристыковать ваш модуль в альдеке, а потом уже и в квартусе.
Хотя может быть я и ошибаюсь и вам к корифеям надо :))
E-mail: info@telesys.ru