|
|
Что-ж, уважаемый, ошибаться в природе человека. Я, например, не знаю способа доказательства, что расамтриваемая схема будет работать при всех возможных внешних условиях. Может быть Вы его опишете? Тогда я признаю свое поражение.
Возьмем, например, CPLD XC9536XL - как образец кристалла с простой временной моделью. Смотрю в DS - и не вижу в нем такого критичного для рассматриваемой схемы параметра, как минимальная длительность Reset импульса. На этом можно было бы поставить точку, но продолжу.
Вижу, что максимальная задержка от фронта Reset до выхода триггера сильно превышает задержку от клока до выхода. А минимальная не специфицирована. И есть дополнительные требования к минимальному времени от снятия Rеset сигнала до следующего фронта клока. С чего бы это? А не знаю.
Заметим, что у XC95 временная модель сильно проще, чем у большинства FPGA. У FPGA задержки распространения сигнала между элементами существенны и, что самое неприятное для рассматриваемого случая, разные. То есть, ширина формируемого импульса сильно зависит от того, как будет разведена обратная связь, сбрасывающая триггер. А если еще, не дай бог, этот импульс будет разведен на несколько входов - прийдется заниматься анализом, как повлияет на работоспособность схемы неодновременность прихода импульсов на эти входы. К тому же, все это зависит от внутренней жизни инструментария, запихивающего схему в кристалл. Учтем еще и то, что инструментарий для анализа времянок от Xilinx заточен на синхронные схемы, а рассматриваемая схема явно не является синхронной.
Поставлю вопрос следующим образом: можно ли на HDL описать схему, которая будет гарантированно работать в конкретном FPGA? Наверняка. На уровне примитивов и написав кучу ограничений для синтезатора, а также вручную убедившись, что никакие временные ограничения не нарушаются. Но, боюсь, моей квалификации для этого не хватит.
Не хочу даже говорить про переносимость схемы на другие кристаллы.
E-mail: 
info@telesys.ru
