[an error occurred while processing this directive]
|
> RPM прикрепляются к именам модулей (или ещё к чему не важно). А как
>синтезатор оттранслирует и поименует... Да и синтезаторы бывают
>разные.
я приблизительно так понял:
сейчас у меня
module MT(...)
...
reg [10:0] Q ;
...
endmodule
fpga express синтезирует это дело на десяти триггерах Q_reg<10>, Q_reg<0>
затем объявляю вхождения этого модуля:
MT1 MT(присвоение портов);
MT2 MТ(присвоение портов);
соответственно, я в ucf пишу
INST "MT?/Q_reg<11>" RLOC = "R6C4.FFX" ;
INST "MT?/Q_reg<10>" RLOC = "R6C4.FFY" ;
INST "MT?/Q_reg<9>" RLOC = "R5C4.FFX" ;
INST "MT?/Q_reg<8>" RLOC = "R5C4.FFY" ;
INST "MT?/Q_reg<7>" RLOC = "R4C4.FFX" ;
INST "MT?/Q_reg<6>" RLOC = "R4C4.FFY" ;
INST "MT?/Q_reg<5>" RLOC = "R3C4.FFX" ;
INST "MT?/Q_reg<4>" RLOC = "R3C4.FFY" ;
INST "MT?/Q_reg<3>" RLOC = "R2C4.FFX" ;
INST "MT?/Q_reg<2>" RLOC = "R2C4.FFY" ;
INST "MT?/Q_reg<1>" RLOC = "R1C4.FFX" ;
INST "MT?/Q_reg<0>" RLOC = "R1C4.FFY" ;
а если я просинтезирую это дело на synlify, то может обозвать эти триггеры по другому, и тогда мне придется перелывать в ucf.
Вы это имели в виду?????
moreover, если я хочу обозначить разрядность триггера через parameter, то мне всегда придется переделывать ucf ручками???
по-моему 3.14 мне советовал почитать статьи на
http://forum.electronix.ru/index.php?showtopic=4425&st=30
так вот, как я понял, - никакой гибкости; или я ничего не понял.....
)))
E-mail: info@telesys.ru