[an error occurred while processing this directive]
|
На 2 схемы приходит start, срезом он защелкивает '1' на start_en
if(falling_edge(start)) then start_en <= '1'; - это все конечно асинхронно с CLK. Далее этот start_en защелкивается CLK
if(rising_edge(clk)) then start_en_trg <= start_en; end if;
и вся схема работает по start_en_trg, т.е. все синхронно.
Во второй схеме тож самое. Значит задержка на такт между start_en_trg1 и start_en_trg2 может возникнуть из-за задержки прихода start в одну из схем, что связано с задержкой распространения, и как подтверждение - такая задержка происходит на 1000-1500 срабатываний. Так вот я и хочу исключить как-нибудь эту задержку.
Понятно, что можно, чтоб 2 схемы работали от одного start_en_trg, но во-первых хочется разобраться, а во-вторых нет гарантии, что, сформированный в одной из схем start_en_trg будет приходить на другую без задержки, т.е. будет происходить то же самое.
E-mail: info@telesys.ru