|
|
Сигнал start пропускаем через 3 последовательно включенных триггера(start->d1->d2->d3), тактированных от CLK.
сигнал strart_en формирутся как:
start_en <= '1' when NOT(d2) and d3 else '0';
таким образом вы детектируете falling_edge(start) и формируете start_en, причем все это синхронно с CLK.
В остальном думаю разберетесь.
PS:Если сигнал start есть выход комбинационнй схемы(компаратор), то перед подачей его на d1 лучше засинхронизировать от clkx. Это исключит появление глитчей на сигнале start и как результат исключит ложные срабатывания.
PS2:Старайтесь избегать использования схем, где на тактовый вход подаются не клоки.
E-mail: 
info@telesys.ru
