|
|
AHDL всем хорош, но уж больно он усечен в плане гибкости описания логических схем попробуйте например решить на нем такую задачу: подсчитать количество единичных бит (за 1 такт) во входном векторе разрядностью 64 бита. Или посложнее - найти за 1 такт входной вектор А(разрядностью 8) во входном векторе В (разрядностью 64) и выдать номер позиции бит с которых начинаются найденные векора и количество этих последовательностей, как слабо на голом AHDL?. Я признаюсь честно мне на AHDL такие задачи не по плечу, поэтому и на Verilog перешел. Каждый язык хорош для своих задач, однако тенденции идут к тому, что Altera постепенно переходит на использование HDL в своих мегафункциях, Xilinx похоронила Abel уже давно, да и особенных препядствий подмены AHDL-я Verilog-ом я, например, не вижу. На Verilog можно использовать любые примитивы Altera - carry, cascade, exp и прочее, никто Вам не мешает.
E-mail: 
info@telesys.ru
